數(shù)字集成電路前端設(shè)計(jì)培訓(xùn) 

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信用：4.0  隱性收費(fèi)：4.0
描述：4.0  產(chǎn)品質(zhì)量：4.0
物流：4.0  服務(wù)態(tài)度：4.0
默認(rèn)4分 我要打分
培訓(xùn)目標(biāo)
幫助學(xué)員熟悉典型數(shù)字ASIC/SOC開發(fā)流程，課程結(jié)束后能夠獨(dú)立完成數(shù)字電路的所有前端設(shè)計(jì)工作，并具備中級(jí)以上的數(shù)字設(shè)計(jì)水平。
 
培訓(xùn)對(duì)象
電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)本科畢業(yè),一年以上工作經(jīng)驗(yàn)的在職工程師；
電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)較高年級(jí)在讀研究生；
一般高校需要項(xiàng)目經(jīng)驗(yàn)的任課教師。
 
培訓(xùn)內(nèi)容
1.UWB項(xiàng)目介紹，立項(xiàng)分析、實(shí)現(xiàn)方案的規(guī)劃。
2.VLSI系統(tǒng)的設(shè)計(jì)方法學(xué)，時(shí)序分析法、基于Snopsys EDA Tools Chain實(shí)現(xiàn)的完整ASIC設(shè)計(jì)流程、數(shù)字設(shè)計(jì)庫(kù)的介紹，分析、創(chuàng)建，及使用。
3.編碼及仿真技巧。編碼規(guī)范、RTL驗(yàn)證仿真技術(shù)、門級(jí)仿真技術(shù)。
4.綜合技術(shù)�；贒C的綜合技巧，關(guān)注受綜合約束驅(qū)動(dòng)的設(shè)計(jì)，時(shí)序路徑、時(shí)序弧、基于TCL的綜合運(yùn)行和綜合結(jié)果的關(guān)鍵信息分析。
5.靜態(tài)時(shí)序分析技術(shù)�；赑T的靜態(tài)時(shí)序分析策略，選取、過程處理、基于TCL的靜態(tài)時(shí)序分析運(yùn)行，關(guān)鍵信息分析。
6.可測(cè)試設(shè)計(jì)技術(shù)。基于DFT compiler和TetraMax的DFT技術(shù)，DFT技術(shù)的算法、基本的測(cè)試設(shè)計(jì)流程、基于TCL的DFT設(shè)計(jì)實(shí)現(xiàn)。
7.形式驗(yàn)證技術(shù)�；贔ormality的形式驗(yàn)證方法、基于匹配策略的形式驗(yàn)證技術(shù)、基于TCL的形式驗(yàn)證過程。
8.功耗控制技術(shù)�；赑rimePower的功耗分析技術(shù)，基于Power Compiler的時(shí)鐘門控技術(shù)、基于數(shù)字單元庫(kù)的功耗分析方法、基于TCL的功耗分析等多種功耗分析方法和時(shí)鐘門控技術(shù)的實(shí)現(xiàn)。
9.LAYOUT設(shè)計(jì)流程�；贏STRO的芯片Layout技術(shù)及基于SPEF反標(biāo)提取的PostLayout相關(guān)數(shù)字流程，包含在PostLayout中的網(wǎng)表提取、參數(shù)提取、形式驗(yàn)證、靜態(tài)實(shí)現(xiàn)驗(yàn)證、門級(jí)功能仿真、功耗分析。
10.UWB項(xiàng)目開發(fā)過程中的各種電路優(yōu)化手段。
11.ASIC設(shè)計(jì)流程的高級(jí)話題，例如跨時(shí)鐘域信號(hào)的處理，同步撫慰電路設(shè)計(jì)及相關(guān)流程處理等設(shè)計(jì)技巧。
12.FPGA設(shè)計(jì)技巧。介紹FPGA的物理構(gòu)成，實(shí)現(xiàn)技術(shù)、約束技術(shù)、使用技巧等。
[本信息來(lái)自于今日推薦網(wǎng)]